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   <ow:Publication rdf:about="oai:riuma.uma.es:10630/11456">
      <dc:title>Analizar y comparar el lenguaje de alto nivel SystemC frente a los de HDL. aplicación al diseño de sistemas de computo</dc:title>
      <dc:creator>Jiménez-Jiménez, Francisco</dc:creator>
      <dc:contributor>Escaño-Quero, Rafael</dc:contributor>
      <dc:subject>VHDL (Lenguaje de descripción de material informático)</dc:subject>
      <dc:subject>VERILOG (Lenguaje de descripción de material informático)</dc:subject>
      <dc:subject>Lenguajes de programación</dc:subject>
      <dc:subject>Diseño asistido por ordenador</dc:subject>
      <dc:subject>Grado en Ingeniería de Computadores - Trabajos Fin de Grado</dc:subject>
      <dc:subject>Informática - Trabajos Fin de Grado</dc:subject>
      <dc:description>La complejidad de los sistemas actuales de computación ha obligado a los diseñadores de herramientas CAD/CAE a acondicionar lenguajes de alto nivel, tipo C++, para la descripción y automatización de estructuras algorítmicas a sus correspondientes diseños a nivel físico. Los proyectos a realizar se encuadran dentro de una línea de trabajo consistente en estudiar la programación, funcionamiento de los lenguajes SystemC y SystemVerilog, sus herramientas asociadas y analizar cómo se adecuan a las restricciones temporales y físicas de los componentes (librerías, IP's, macro-celdas, etc) para su directa implementación.&#xd;
En una primera fase, y para este TFG, se estudiarán los componentes que conforman el framework elegido que es SystemC y su inclusión en herramientas de diseño arquitectural. Este conocimiento nos ayudará a entender el funcionamiento y capacidad de dicha herramienta y proceder a su correcto manejo.&#xd;
Analizaremos y estudiaremos unos de los lenguajes de alto nivel de los que hace uso dicha herramienta. Una vez entendido el contexto de aplicación, sus restricciones y sus elementos, diseñaremos una estructura hardware.&#xd;
Una vez que se tenga el diseño, se procederá a su implementación haciendo uso, si es necesario, de simuladores. El proyecto finalizará con una definición de un conjunto de pruebas con el fin de verificar y validar la usabilidad y viabilidad de nuestra estructura hardware propuesta.</dc:description>
      <dc:date>2016-05-20T11:27:35Z</dc:date>
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      <dc:date>2014-12</dc:date>
      <dc:date>2016-05-20</dc:date>
      <dc:type>bachelor thesis</dc:type>
      <dc:identifier>http://hdl.handle.net/10630/11456</dc:identifier>
      <dc:language>spa</dc:language>
      <dc:rights>open access</dc:rights>
      <dc:rights>by-nc-nd</dc:rights>
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