2026-05-31T18:50:32Zhttps://riuma.uma.es/rest/oai/requestoai:riuma.uma.es:10630/186222026-02-03T12:42:34Zcom_10630_2254col_10630_37957
RIUMA. Repositorio Institucional de la Universidad de Málaga
advisor
Guil-Mata, Nicolás
advisor
González-Linares, José María
advisor
Gómez-Luna, Juan
author
Lázaro Muñoz, Antonio José
2019-10-22T07:07:04Z
2019-10-22T07:07:04Z
2019-10
https://hdl.handle.net/10630/18622
Las arquitecturas de computación de alto rendimiento (HPC) se han convertido en una herramienta clave para la investigación y desarrollo de aplicaciones en diversos campos científicos y técnicos. La incorporación de unidades de procesamiento especializadas, también llamadas aceleradores, conectadas mediante buses, como el bus PCIe, han incrementado el rendimiento conseguido por este tipo de arquitecturas. Las plataformas constituidas mediante la combinación de CPUs y aceleradores se denominan heterogéneas ya que incluyen arquitecturas con distintos conjuntos de instrucciones.
En la actualidad son cada vez más habituales los sistemas de computación que usan diferentes clases de procesadores (normalmente CPUs y GPUs). Esta incorporación de distintos procesadores permite mejorar la flexibilidad y eficiencia del sistema para la computación de tareas particulares. Aunque la capacidad de procesamiento de propósito general de las GPUs permite realizar de forma eficiente cálculos matemáticos, las CPUs modernas son también capaces de alcanzar un rendimiento computacional similar aprovechando sus capacidades de paralelismo a nivel de instrucción y baja latencia. Es por ello que la gestión de estas plataformas heterogéneas requiere de sistemas de planificación que identifiquen cuáles tareas son más adecuadas para cada procesador.
La ejecución concurrente de varias aplicaciones puede dar lugar al envío de varios kernels al acelerador. El soporte hardware para la ejecución concurrente de kernels varía de un acelerador a otro. Por ejemplo, en el caso de NVIDIA se denomina Hyper-Q a un conjunto de hasta 32 conexiones simultáneas, gestionadas por hardware, que permiten lanzar tareas independientes, mientras que en el caso de AMD se usan hasta 8 Asynchronous Compute Engines (ACEs) que pueden gestionar hasta 8 colas hardware cada uno de ellos.
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Planificación Dinámica de Tareas en Aceleradores
doctoral thesis
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