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dc.contributor.authorVillegas, Alejandro
dc.contributor.authorNavarro, Ángeles
dc.contributor.authorAsenjo-Plaza, Rafael 
dc.contributor.authorPlata-Gonzalez, Oscar Guillermo 
dc.date.accessioned2015-09-25T10:11:01Z
dc.date.available2015-09-25T10:11:01Z
dc.date.created2015
dc.date.issued2015-09-25
dc.identifier.urihttp://hdl.handle.net/10630/10328
dc.description.abstractLos aceleradores gráficos (GPUs) se han convertido en procesadores de prop ́osito general muy populares para el cómputo de aplicaciones que presen- tan un gran paralelismo de datos. Su modelo de ejecución SIMT (Single Instruction - Multiple Thread) y su jerarquía de memoria son piezas clave en la alta eficiencia de estas arquitecturas, que permiten el manejo de cientos o miles de hilos de ejecución. La jerarquía de memoria está dividida en dos espacios direccionables: Una memoria local, pequeña, rápida y visible por un subconjunto de los hilos en ejecución; y una memoria global, mayor, más lenta y visible por todos los hilos. Sin embargo, el modelo de programación SIMT no es eficiente cuando hay que sincronizar este desbordante número de hilos para garantizar exclusión mútua en una sección crítica. Utilizar atómicos para implementar cerrojos es problemático e ineficiente en este tipo de modelo de programación. La memoria transaccional (TM) ha sido propuesta como una alternativa más fiable y eficiente que los cerrojos para esta sincronización. Con TM, se permite el acceso especulativo a la sección crítica, registrando los accesos a memoria, deshaciendo los cambios de aquellos hilos que han tenido un conflicto y reiniciando su ejecución. En este trabajo presentamos una solución TM hardware que sincroniza aquellos hilos de ejecución que comparten la memoria local. En las pruebas realizadas, el uso de TM permite conseguir aceleraciones superiores a las soluciones basadas en cerrojos de grano grueso, así como igualar a aquellas basadas en cerrojos de grano fino, pero con un menor esfuerzo de programación.es_ES
dc.description.sponsorshipUniversidad de Málaga. Campus de Excelencia Internacional Andalucía Tech.es_ES
dc.language.isospaes_ES
dc.rightsinfo:eu-repo/semantics/openAccesses_ES
dc.subjectArquitectura de computadoreses_ES
dc.subject.otherArquitecturas GPUes_ES
dc.subject.otherMemoria Transaccional Hardwarees_ES
dc.titleMemoria Transaccional Hardware en Memoria Local de GPUes_ES
dc.typeinfo:eu-repo/semantics/conferenceObjectes_ES
dc.centroE.T.S.I. Informáticaes_ES
dc.relation.eventtitleJornadas Sarteco 2015es_ES
dc.relation.eventplaceCórdoba, Españaes_ES
dc.relation.eventdate23/09/2015es_ES
dc.identifier.orcidhttp://orcid.org/0000-0002-1570-3863es_ES
dc.cclicenseby-nc-ndes_ES


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